Eletrônica de Potência
MOSFETs de Potência e
Comutação em Alta Frequência
Guia completo sobre seleção, acionamento, perdas, layout de PCB e técnicas de snubber para conversores comutados de 10kHz a 2MHz
1. Introdução
Os MOSFETs de potência se tornaram os dispositivos semicondutores dominantes em conversores chaveados modernos, operando desde dezenas de kHz até MHz. Sua capacidade de comutação rápida, baixa resistência de condução RDS(on) e acionamento por tensão os torna ideais para fontes chaveadas, inversores, amplificadores Classe D e controle de motores.
No entanto, projetar com MOSFETs em alta frequência não é trivial. À medida que a frequência de chaveamento aumenta para reduzir o tamanho de magnéticos e capacitores, as perdas de comutação tornam-se dominantes, a indutância parasita do layout causa sobretensões e oscilações, e o acionamento inadequado do gate pode destruir o dispositivo em microsegundos.
Regra de Ouro
Abaixo de 100 kHz, perdas por condução geralmente dominam. Acima de 500 kHz, perdas por comutação e drivers são críticas. Entre 100-500 kHz é a zona de transição onde ambos importam.
Este artigo aborda os fundamentos para projetar sistemas robustos e eficientes: análise de perdas, critérios de seleção, projeto do circuito de gate, regras de layout de PCB e técnicas de supressão de ringing via snubbers.
2. Perdas de Comutação
As perdas totais em um MOSFET são compostas por três parcelas principais: condução, comutação e gate. Em alta frequência, a comutação domina.
2.1 Perdas por Condução
É a perda ôhmica quando o MOSFET está totalmente ligado:
Onde D é o duty cycle. Note que RDS(on) aumenta com temperatura: típico +40% a +80% em 100°C. Sempre use RDS(on)@Tj_max no cálculo.
2.2 Perdas por Comutação
Ocorrem durante as transições ON→OFF e OFF→ON. A aproximação mais usada para topologias hard-switching:
Onde tr e tf são os tempos de subida e descida de corrente/tensão. Uma forma mais precisa inclui a capacitância de saída Coss:
Atenção: Recuperação Reversa
Em topologias com diodo de corpo conduzindo, como buck síncrono, a carga de recuperação reversa Qrr causa um pico de corrente adicional durante o turn-on. A perda extra é: Prr ≈ VDS × Qrr × fsw. Use MOSFETs com Qrr baixo ou tecnologias como OptiMOS™/SiC.
2.3 Perdas no Gate
Energia dissipada ao carregar/descarregar a capacitância de gate a cada ciclo:
Qg é a carga total de gate. Em 1 MHz com Qg = 50 nC e VGS = 10V, temos Pgate = 0,5W só no driver.
2.4 Balanço de Perdas Totais
| Frequência | Perda Dominante | Métrica Crítica |
|---|---|---|
| < 50 kHz | Condução | RDS(on) mínimo |
| 50-500 kHz | Mista | FOM = RDS(on) × Qg |
| > 500 kHz | Comutação | Qg, Qgd, Coss |
3. Como Escolher o MOSFET Ideal
A seleção correta evita 90% dos problemas. Siga esta ordem de prioridade:
Tensão VDS
Regra: VDS_max ≥ 1,3 × Vin_max + Vspike. Para 48V de barramento, use MOSFET de 100V. Para 400V PFC, use 600V ou 650V.
Corrente ID
Use ID@Tc=100°C, não 25°C. Calcule IRMS e verifique SOA. Derating típico: 60% do datasheet.
RDS(on) vs Qg
Alta fsw: priorize Qg baixo. Baixa fsw: priorize RDS(on) baixo. Use FOM = RDS(on) × Qg.
Capacitâncias
Coss baixo reduz perdas. Qgd/Qgs < 1 evita turn-on falso. Ciss baixo facilita o driver.
3.1 Entendendo a Figura de Mérito - FOM
MOSFETs modernos são otimizados para condução ou comutação. A FOM permite comparar:
FOM2 = RDS(on) × Qgd [mΩ × nC]
FOM3 = RDS(on) × Coss [mΩ × pF]
Menor é melhor. Para buck síncrono >500kHz, escolha FOM2 < 100 mΩ·nC. Para flyback 65kHz, RDS(on) baixo é mais importante.
3.2 Tecnologia: Silicon vs SiC vs GaN
| Parâmetro | Si MOSFET | SiC MOSFET | GaN HEMT |
|---|---|---|---|
| VDS típico | 30V - 600V | 650V - 1700V | 100V - 650V |
| fsw máxima | 1-2 MHz | 500 kHz | 10 MHz+ |
| Qrr | Alto: 100-1000nC | Zero | Zero |
| Gate crítico | 10-15V | 18-20V/-5V | 5-6V, máx 7V |
| Custo | $ | $$$ | $$$$ |
4. Técnicas de Driver de Gate
O circuito de gate determina tr e tf, logo controla perdas de comutação, EMI e sobretensões. Um driver fraco = perdas altas. Driver forte demais = ringing e EMI.
4.1 Corrente de Pico do Driver
Para carregar Qg em tr desejado:
Rg_total = (VGS - Vplateau) / Ipeak
Exemplo: Qg = 60nC, tr = 30ns → Ipeak = 2A. Com VGS=12V, Vplateau=4V: Rg = 8V/2A = 4Ω total. Se Rg_int = 1,5Ω, use Rg_ext = 2,5Ω.
Boa Prática
Use resistores de gate separados para turn-on e turn-off com diodo. Rg_on maior controla dv/dt e EMI. Rg_off menor garante desligamento rápido e imunidade a dv/dt induzido.
4.2 Indutância Parasita de Gate
A indutância do loop driver-gate-source forma um tanque LC com Ciss, causando overshoot:
fring = 1 / (2π√(Lg × Ciss))
Meta: Lg < 10nH. Isso exige: driver <5mm do MOSFET, trilha larga, via direta ao source, plano de retorno dedicado. Cada 10mm de trilha ≈ 6-8nH.
4.3 Problema de Turn-on Falso por dv/dt
Quando VDS sobe rapidamente, a corrente por Cgd injeta carga no gate:
Vgs_induced = ICgd × Rg_off + Ls × di/dt
Se Vgs_induced > Vth, ocorre shoot-through. Soluções: 1) Rg_off baixo <2Ω; 2) VGS_off negativo -2V a -5V; 3) MOSFET com Qgd/Qgs < 0,8; 4) Kelvim source.
4.4 Bootstrap para High-Side
Em meia-ponte, o source do MOSFET superior flutua. O circuito bootstrap fornece VGS:
Típico: Cboot = 10 × Qg / VGS ≈ 100nF a 1μF
Use diodo bootstrap rápido <50ns e resistor de 2-10Ω em série para limitar corrente de carga.
5. Layout de PCB e Técnicas de Snubber
O layout é tão importante quanto a escolha do MOSFET. Uma boa escolha em layout ruim falha. 1nH de indutância parasita causa 1V de spike para cada 1A/ns de di/dt.
5.1 Regras de Ouro do Layout
Loop de Potência Mínimo
Minimize a área do loop: Vin → High-side → Low-side → Cin → Vin. Use plano de terra contínuo embaixo.
Kelvin Source
Separe o retorno do driver do caminho de potência. Source Kelvin elimina Ls×di/dt do gate.
Capacitor Decoupling
Cin cerâmico 100nF-1μF X7R < 2mm de cada MOSFET. Bulk eletrolítico pode ficar longe.
Loop de Gate
Driver, Rg, Gate, Source, Driver < 10mm total. Trilha de gate 20-40 mil com plano de retorno.
5.2 Técnicas de Snubber
Snubbers absorvem energia da indutância de leakage e parasita, reduzindo sobretensão e ringing. Preço: perda de potência.
5.2.1 Snubber RC
Mais comum para amortecer ringing. Colocado em paralelo com MOSFET ou diodo:
Rs = 1 / (2π × fring × Cs) ou √(Lstray / Coss)
PRs = Cs × V² × fsw
Procedimento: 1) Meça fring sem snubber. 2) Estime Lstray = 1/(4π²f²Coss). 3) Cs = 3×Coss. 4) Rs = √(Lstray/Cs). 5) Ajuste no osciloscópio para crítico.
5.2.2 Snubber RCD - Clamp
Usado em flyback para grampear pico de leakage do transformador:
Cclamp ≥ 10 × Ipeak × tclamp / ΔVripple
Onde Vclamp = Vrefletida + ΔV, tipicamente 1,5 × Vrefletida. Dissipação típica: 1-3% da potência total.
Cuidado com Snubbers
Cada watt dissipado em snubber é eficiência perdida. Otimize layout primeiro! Snubber é remédio, não projeto. Se Psnubber > 2% de Pout, revise o layout e reduza Lstray.
6. Exemplo de Projeto
Especificação: Buck Síncrono 48V → 12V, 10A, 500kHz
6.1 Escolha dos MOSFETs
VDS: 48V × 1,5 = 72V → Escolher 100V. Corrente: 10A RMS.
| Posição | MOSFET | RDS(on) | Qg | FOM |
|---|---|---|---|---|
| High-Side | BSC042N10NS5 | 4,2 mΩ | 33 nC | 139 |
| Low-Side | BSC028N08NS5 | 2,8 mΩ | 52 nC | 146 |
Low-side tem RDS(on) menor pois conduz 75% do tempo. High-side tem Qg menor para reduzir perdas de comutação.
6.2 Cálculo de Perdas
High-side, D=0,25, tr=15ns, tf=15ns, I=10A:
Psw_HS = 0,5 × 48 × 10 × 30ns × 500k = 3,6 W
Pgate_HS = 33nC × 10V × 500k = 0,17 W
Ptotal_HS = 3,92 W
Low-side, D=0,75:
Psw_LS ≈ 0,5 W (soft-switching ZVS parcial)
Pgate_LS = 52nC × 10V × 500k = 0,26 W
Ptotal_LS = 1,05 W
Perda total MOSFETs: 4,97W. Eficiência esperada: (120W - 5W - 2W indutor)/120W = 94,2%
6.3 Projeto do Driver
Usando LMG1210 ou UCC27211. Para tr=15ns no HS:
Rg_total = (10V - 4V) / 2,2A = 2,7 Ω
Rg_ext = 2,7 - 1,0 (int) = 1,7 Ω → Use 1,8Ω
Rg_off = 0Ω com diodo para desligamento <10ns e imunidade dv/dt.
6.4 Snubber RC
Medido fring=120MHz, Coss=400pF:
Cs = 3 × 400p = 1,2 nF → Use 1nF
Rs = √(4,4nH / 1nF) = 2,1 Ω → Use 2,2Ω
PRs = 1nF × 48² × 500k = 1,15 W
7. Conclusão Geral
O projeto de conversores chaveados em alta frequência é um exercício de gerenciamento de compromissos. Não existe MOSFET perfeito: menor RDS(on) implica maior Qg. Driver rápido reduz perdas mas aumenta EMI. Snubber elimina ringing mas reduz eficiência.
Checklist Final para Projeto < 1MHz
- 1. VDS com 50% margem + Qrr baixo se síncrono
- 2. FOM RDS(on) × Qg otimizada para fsw
- 3. Driver com Ipeak > Qg/20ns e Rg_off < 2Ω
- 4. Loop de potência < 5nH: plano terra + Cin < 2mm
- 5. Kelvin source ou package com source separado
- 6. Verificar SOA pulsada e cálculo térmico Tj < 125°C
- 7. Medir com ponta diferencial e loop < 6mm antes de aprovar
Para frequências acima de 1MHz, considere migrar para GaN. Para aplicações >600V, avalie SiC. Mas para a vasta maioria de aplicações 48V-400V até 500kHz, um MOSFET de Silício bem escolhido e bem aplicado ainda oferece o melhor custo-benefício.
O sucesso está nos detalhes: 1nH a menos no layout vale mais que trocar de MOSFET. Meça sempre com osciloscópio adequado - ponta passiva 10X com mola terra, não fio jacaré de 15cm.
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