Um mergulho técnico para engenheiros de hardware e de telecomunicações
1. Introdução
Projetar receptores ópticos para redes SONET/SDH exige componentes capazes de extrair o clock a 622 Mb/s (OC‑12/STM‑4) d e tramas NRZ ruidosas, manter baixos níveis de jitter e, ao mesmo tempo, sinalizar perda de sinal de forma confiável. O AD808, da Analog Devices, foi concebido justamente para isso: ele integra quantizador, detector de nível, PLL de recuperação de clock e retimer de dados em um encapsulamento SOIC‑16 consumindo 400 mW em fonte única de +5 V (ou –5,2 V) .
Apesar de ter sido lançado na década de 1990, o dispositivo continua relevante em reformas de equipamentos legados, em conversores de mídia óptica para IP e em laboratórios de P&D que precisam de um front‑end de baixo custo para 622 Mb/s.
2. Visão geral do dispositivo
| Função integrada | Descrição | Destaque |
|---|---|---|
| Quantizador | Três estágios com ganho total ≈ 350; sensibilidade de 4 mV; offset típico (menor) 1 mV | Mantém BER ≤ 1×10‑10 mesmo com sinais de poucos mV |
| Detector de nível (LOS) | Faixa programável de 10 mV – 40 mV com 3 dB de histerese óptica | Ajuste em um resistor externo (THRADJ) |
| PLL CDR | VCO central em 622,08 MHz; captura e tracking 620–624 MHz; jitter de saída 2,5° rms | Atende G.958 (STM‑4 tipo A) e TR‑NWT‑000253 (OC‑12) |
| Saídas | Dados e clock diferenciais 10 kH ECL/PECL | Rise/fall típicos (menor) 350 ps; duty cycle 45–55 % |
3. Arquitetura interna
3.1 Quantizador e entrada diferencial
A entrada PIN/NIN incorpora bias interno (~VCC – 0,8 V), permitindo acoplamento AC simples via capacitores de poucos pF. O folded‑cascode reduz distorção de largura de pulso, e o isolamento dielétrico do processo XFCB evita realimentações que costumam plagiar comparadores ultra‑rápidos.
3.2 Detector de nível (SDOUT)
O sinal do primeiro estágio do quantizador alimenta detectores de pico positivos e negativos; quando a diferença cai abaixo do limiar programado (RTHRESH), SDOUT sobe, indicando Loss of Signal. A histerese é implementada dobrando temporariamente o limiar, traduzindo‑se em 3 dB ópticos – evitando chatter em links marginais.
3.3 PLL de recuperação de clock
Dois laços de controle trabalham em conjunto:
- Laço de frequência – usa um frequency detector sempre ativo, dispensando cristal ou filtro SAW; reduz o erro de frequência até quase zero antes que o laço de fase assuma.
- Laço de fase – adota phase detector patenteado que praticamente elimina pattern jitter (variações de densidade de transições). A banda de ruído do PLL equivale a 0,06 % da frequência central; o jitter peaking pode ficar abaixo de 0,1 dB escolhendo CD = 0,47 µF .
4. Desempenho de jitter
- Jitter intrínseco: 2,5 ° rms típico (medido com PRBS 27–1 ou 223–1) – equivalente a ≈ 11 ps rms a 622 Mb/s.
- Tolerância a jitter (UIpp): 30 Hz → ≥ 3000; 25 kHz → ≥ 1,7; 5 MHz → ≥ 0,18 .
- Transferência de jitter: resposta passa‑baixas de segunda ordem; pico (menor) 0,04 dB com ζ ≈ 5.
Isso permite que um regenerator STM‑4 completo passe nos testes de jitter O.172/O.173 sem filtros externos.
5. Integração em hardware
5.1 Layout e alimentação
- Use plano de terra único; vias curtas dos capacitores de desacoplamento (0,1 µF em cada pino de VCC).
- VCC2 (alimentação das saídas ECL) deve possuir ferrite bead ou resistor série para isolar ruídos de comutação do restante do CI.
- O datasheet recomenda capacitor de 10 µF próximo ao pino VCC para absorver transientes .
5.2 Trilhas e terminação
- Trilhas de 50 Ω para PIN/NIN, CLKOUT± e DATAOUT±, com resistores de terminação 100 Ω (diferenciais) ou 50 Ω (single‑ended) montados colados ao CI.
- Evite “daisy‑chain” no VCC dos terminais de carga: cada resistor deve ter via própria ao +5 V.
5.3 Ajuste do CD e center‑clamp
- CD: 0,47 µF (ζ ≈ 5) → jitter peaking mínimo; 0,1 µF acelera a aquisição (≈ 2 M bits) mas aumenta pico de jitter.
- Para reduzir ainda mais o acquisition time, pode‑se ligar um FET‑N entre as placas de CD, forçando a frequência do VCO a ±10 % do nominal quando SDOUT indica LOS (ver circuito “Center Frequency Clamp” do datasheet) .
- Regeneradores OC‑12/STM‑4: substitui bloco discreto de amplificador transimpedância + CDR, reduzindo custo e área.
- Conversores óptico‑elétricos de laboratório: gera clock recuperado de 622 Mb/s para analisadores de protocolo.
- Retrofit de backplanes SDH: facilita upgrade de taxa em sistemas que originalmente usavam transceptores separados.
- Instrumentação de jitter: como referência de baixo intrinsic jitter em bancadas de medição.
- Utilize CD = 0,47 µF para retardo de aquisição (menor) 12 M bits.
- Ajuste RTHRESH = 22,1 kΩ para detecção ≈ 10 mVpp.
- Caso o FPGA opere em LVDS, converta PECL→LVDS com resistor‑network divisor ou driver dedicado.
- Osciloscópio: medir diferencial → sonda dif. ≥ 3 GHz; confirmar amplitude ≥ 20 mVpp antes do quantizador.
- Jitter: insira PRBS 223–1 e observe TIE do clock; valores > 4 ° indicam CD insuficiente ou ruído de fonte.
- LOS falso: verifique offset de 0,8 V em PIN/NIN; ruído de fonte pode deslocar bias interno.
5.4 “Squelch” das saídas
Um FET‑P em série com VCC2 desliga as saídas ECL quando o link cai, prevenindo multiplicação de jitter em cadeias de regeneradores sem alterar a lógica de controle do AD808.
6. Aplicações típicas
7. Comparação com alternativas modernas
| Parâmetro | AD808 | CI CDR recente (ex.: ADN2815) | Impacto prático |
|---|---|---|---|
| Taxa fixa | 622 Mb/s | 10 Mb/s – 1,25 Gb/s (multi‑rate) | O AD808 é otimizado, mas pouco flexível |
| Consumo | 400 mW | 250–300 mW em CMOS | Pode ser irrelevante em placas legadas de 5 V |
| Encapsulamento | SOIC‑16 150 mil | QFN/BGA | Mais fácil de soldar manualmente |
| LOS integrado | Sim | Sim | Critério idêntico |
| Jitter de saída | 2,5 ° rms | 3–4 ps rms (a 1,25 Gb/s) | Ainda cumpre G.958 tipo A |
Para projetos novos a 3,3 V e múltiplas taxas, um CDR CMOS pode ser preferível; entretanto, quando a cadeia de alimentação já é de 5 V/ECL e a taxa fixa é 622 Mb/s, o AD808 continua competitivo pela simplicidade.
8. Exemplo de implementação
Detector óptico PIN (single‑ended) ➜ TIA de 3 kΩ ➜ AC‑coupling ➜ PIN/NIN (AD808) ➜ DATAOUT± ➜ FPGA SERDES
9. Boas práticas de debug
10. Conclusão
O AD808 entrega um conjunto completo de funções críticas para receptores ópticos OC‑12, condensando quantização sensível, recuperação de clock de alta precisão e indicação confiável de perda de sinal num único CI. Seu desempenho de jitter ainda atende normas internacionais, e a simplicidade de uso – um resistor e um capacitor programam todo o laço – faz dele uma escolha interessante em manutenção de equipamentos legados, protótipos rápidos ou sistemas educacionais focados em transmissão óptica de 622 Mb/s.
Referência principal:Analog Devices, AD808 – Fiber Optic Receiver with Quantizer and Clock Recovery and Data Retiming, Rev. 0, 1998.
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Referências: Tecset Eletrônica
Texto: Tecset Eletrônica
Imagens: Tecset Eletrônica
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